다양한 설계경험을 바탕으로 십만 라인의 VHDL코드를 직접 설계하고 해답 도출『VHDL 프로그래밍 바이블』. 이 책은 임베디드 시스템의 도움 없이 인터넷에서 무료로 다운로드 받을 수 있는 몇 개의 VHDL 개발 환경만을 사용하여 VHDL의 모든 문접 구조들을 습득하고 테스트 할 수 있게 하였다. 이를 통해서 전자공학 전공자뿐만이 아니라 컴퓨터 공학 전공자들도 쉽게 VHDL 언어를 습득할 수 있도록 하였다.

CHAPTER 01 VHDL 프로그래밍 개요 1.1 디지털 시스템 설계 기술의 발전 과정 1.1.1 디지털 시스템의 발전 과정 1.1.2 설계 기술의 발전 과정 1.1.3 하드웨어 서술 언어의 발전 과정 1.2 VHDL 개발 과정 1.2.1 VHDL 언어의 특징 단원요약 연습문제 CHAPTER 02 VHDL 언어 사용해보기 2.1 하드웨어 서술 언어란? 2.1.1 출력문의 생성 예 2.1.2 각 언어의 실제적인 사용 예 2.2 반가산기(half Adder)의 설계 예제 단원요약 연습문제 CHAPTER 03 VHDL 문법 기초 3.1 VHDL의 문장 구성 요소(Lexical Elements) 3.1.1 사용 가능한 문자 세트 3.1.2 분리어(separator) 및 구분어(delimiter) 3.2 예약어(reserved word) 3.3 식별어(identifier) 3.4 리터럴(Literal) 3.4.1 추상 리터럴(abstract literal) 3.4.2 문자 리터럴(character literal) 3.4.3 문자열 리터럴(string literal) 3.4.4 비트열 리터럴(bit string literal) 3.5 주석(comment) 3.6 연산자(operator) 3.6.1 조건 연산자(condition operator) 3.6.2 논리 연산자(logical operator) 3.6.3 관계 연산자(relational operator) 3.6.4 자리 이동 연산자(shift operator) 3.6.5 덧셈 연산자(adding operator) 3.6.6 부호 연산자(sign operator) 3.6.7 곱셈 연산자(multiplying operator) 3.6.8 그 외 다른 연산자들 3.7 형(type) 3.7.1 객체 클래스(object class) 3.7.2 객체의 형(type) 단원요약 130 연습문제 131 CHAPTER 04 설계 엔티티 4.1 엔티티 선언(entity declaration) 4.1.1 엔티티 해더(entity header) 4.1.2 엔티티 선언부(entity declarative part) 4.1.3 엔티티 문장부(entity statement part) 4.2 아키텍처 본체(architecture body) 4.2.1 자료 흐름 모델링(dataflow modeling) 기법 4.2.2 거동 모델링(behavioral modeling) 기법 4.2.3 구조적 모델링(structural modeling) 기법 4.3 구성 (configuration) 단원요약 연습문제 CHAPTER 05 순차문과 병렬문 5.1 순차문(sequential statement) 5.1.1 대기문(wait statement) 5.1.2 보고문(report statement) 5.1.3 주장문(assertion statement) 5.1.4 신호 배정문(signal assignment statement) 5.1.5 변수 배정문(variable assignment statement) 5.1.6 프로시저 호출문(procedure call statement) 5.1.7 if 문(if statement) 5.1.8 case 문(case statement) 5.1.9 loop 문(loop statement) 5.1.10 next 문(next statement) 5.1.11 exit 문(exit statement) 5.1.12 return 문(return statement) 5.1.13 null 문(null statement) 5.2 병렬문(concurrent statement) 5.2.1 프로세스문(process statement) 5.2.2 블록문(block statement) 5.2.3 병렬 프로시저 호출문(concurrent procedure call statement) 5.2.4 병렬 주장문(concurrent assertion statement) 5.2.5 병렬 신호 배정문(concurrent signal assignment statement) 5.2.6 콤포넌트 실체화문(component instantiation statement) 5.2.7 생성문(generate statement) 단원요약 241 연습문제 242 CHAPTER 06 부프로그램과 패키지 6.1 부프로그램(subprogram) 6.1.1 부프로그램 선언(subprogram declaration) 6.1.2 형식 매개변수(formal parameter) 6.1.3 부프로그램 본체(subprogram body) 6.1.4 부프로그램 오버로딩(subprogram overloading) 6.1.5 연산자 오버로딩(operator overloading) 6.1.6 해결 함수(resolution function) 6.2 패키지(package) 6.2.1 패키지 선언(package declaration) 6.2.2 패키지 본체(package body) 6.3 설계 라이브러리(design library) 6.3.1 설계 단위(design unit) 6.3.2 정황 선언(context declaration) 6.3.3 설계 라이브러리(design library) 단원요약 연습문제 CHAPTER 07 VHDL 고급 문법 7.1 선언(declaration) 7.1.1 형의 선언(type declaration) 7.1.2 특수형의 선언(subtype declaration) 7.1.3 객체(object) 7.1.4 콤포넌트의 선언(component declaration) 7.1.5 그룹틀 선언(group template declaration) 7.1.6 그룹 선언(group declaration) 7.1.7 가명 선언(alias declaration) 7.2 속성(attribute) 7.2.1 사용자 정의 속성(user-defined attributes) 7.2.2 미리 정의된 속성(predefined attributes) 7.3 기타 고급 문법 사항들 7.3.1 해석 및 정교화(analysis and elaboration) 7.3.2 표현식(expression) 7.3.3 가시성(visibility) 단원요약 연습문제 CHAPTER 08 조합 논리 회로 설계 8.1 테스트 벤치(test bench) 8.1.1 로직 설계 8.1.2 파형 생성 8.1.3 테스트 벤치 8.2 멀티플렉서 설계 8.2.1 로직 설계 8.2.2 설계 검증 8.3 비교기 설계 8.3.1 로직 설계 8.3.2 제네릭의 사용 8.3.3 비교기의 일반화 8.4 디코더 설계(decoder design) 8.4.1 로직 설계 8.5 배럴 쉬프터 설계(barrel shifter design) 8.5.1 로직 설계 8.5.2 설계 검증 단원요약 연습문제 CHAPTER 09 순차 논리 회로 설계 9.1 D 플립플롭(D F/F, D Filp-Flop) 9.1.1 로직 설계 9.1.2 설계 검증 9.2 래치(latch) 9.2.1 로직 설계 9.3 카운터(counter) 9.3.1 로직 설계 9.3.2 카운터 응용 9.4 동기 신호 발생기(sync generator) 9.4.1 배경 정보 9.4.2 로직 설계 단원요약 연습문제 CHAPTER 10 논리 합성 및 설계 기법 10.1 RTL 시뮬레이션(RTL Simulation) 10.2 논리 합성(Logic Synthesis) 10.2.1 논리 합성 툴(tool) 10.2.2 논리 합성 과정 10.2.3 논리 합성이 되는 구문(Synthesizable code) 10.2.4 논리 합성이 안 되는 구문 10.2.5 매크로 셀(macro cell)의 이용 10.3 VHDL 코딩 기법 10.3.1 좋은 코딩 스타일 10.3.2 ASIC 설계를 위한 코딩 스타일 10.3.3 비동기 신호 사이의 인터페이스 단원요약 연습문제 CHAPTER 11 단순 디지털 회로 설계 11.1 버퍼(buffer) 11.1.1 단순 버퍼 11.1.2 삼상태 버퍼(tri-state buffer) 11.1.3 입출력 버퍼(IO buffer) 11.1.4 입출력 버퍼를 이용한 버스의 공유 11.2 유한 상태 기계(finite-state machine: FSM) 11.2.1 유한 상태 기계의 종류 11.2.2 유한 상태 기계의 VHDL 구현 11.2.3 유한 상태 기계의 설계 및 VHDL 구현 11.2.4 파일 입력을 통한 검증 11.2.5 유한 상태 기계 응용 11.3 산술 논리 연산기(ALU)의 설계 11.3.1 산술 논리 연산기의 기능 11.3.2 산술 논리 연산기의 구조 11.3.3 산술 논리 연산기의 VHDL 구현 11.3.4 산술 논리 연산기의 비트 확장 단원요약 연습문제 CHAPTER 12 메모리 인터페이스 회로 설계 12.1 ROM(Read Only Memory)의 설계 및 활용 12.1.1 단순 ROM의 구현 12.1.2 매크로 셀의 활용 12.2 RAM(Random Access Memory)의 설계 및 활용 12.2.1 단순 RAM의 구현 12.2.2 Dual-Port RAM의 사용 12.3 SDRAM(Synchronous DRAM)의 활용 12.3.1 메모리의 종류 12.3.2 SDRAM의 내부 구조 12.3.3 SDRAM의 동작 제어 단원요약 연습문제 CHAPTER 13 고급 디지털 회로 설계 13.1 주파수 분주기(frequency divider)의 설계 13.1.1 2분주 회로 13.1.2 3분주 회로 13.1.3 2N 분주 회로 13.1.4 100분주 회로 13.2 시계용 카운터의 설계 13.2.1 초 단위 카운터 설계 13.2.2 분 단위 카운터 설계 13.2.3 시간 단위 카운터 설계 13.3 디지털시계 회로 설계 13.3.1 버튼 인터페이스(button interface) 13.3.2 시각 설정(time preset) 13.3.3 시계용 카운터(clock counter) 13.3.4 디스플레이 선택부(display selector) 13.3.5 디지털시계(Digital Clock)용 설계 통합 단원요약 연습문제 CHAPTER 14 고급 영상 회로 설계 14.1 영상 파일의 입출력 14.1.1 클럭 및 동기 신호 생성 14.1.2 영상 파일 포맷 14.1.3 영상 파일 입력 14.1.4 영상 파일 출력 14.1.5 영상 처리부 14.1.6 파일 입출력을 통한 영상 처리 기능 검증 14.2 패턴 생성기(Pattern Generator)의 설계 14.2.1 Y Bar 생성 회로 14.2.2 EIA Color Bar 생성 회로 14.2.3 Cross hatch 생성 회로 14.3 색좌표 변환기(color space converter)의 설계 14.3.1 RGB 색좌표와 YCbCr 색좌표 14.3.2 RGB to YCbCr 변환 14.3.3 YCbCr to RGB 변환 14.3.4 색좌표 변환부 통합 14.4 MCT(Modified Census Transform) 변환기의 설계 14.4.1 3×3 윈도우의 구현 14.4.2 MCT 계산부 14.4.3 MCT 발생부 통합 14.4.4 사용자 정의 패키지의 사용 단원요약 연습문제 부록 A. 예약어(keyword, reserved word) B. 배커스 나우어 형식(Backus-Naur Form) C. 미리 정의된 속성(Predefined Attribute) D. Xilinx ISE Tool 사용법 소개 E. ModelSim Tool 소개 F. VHDL 패키지 참고문헌 찾아보기